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    公开号:WO1991005372A1
    申请号:PCT/JP1990/001295
    申请日:1990-10-05
    公开日:1991-04-18
    发明作者:Koji Shirai
    申请人:Kabushiki Kaisha Toshiba；
    IPC主号:H01L29-00
    专利说明:
    [0001] 明 細 書 集 積 回 路 装 置 技術分野
    [0002] この発明は、 半導体集積回路装置に係るものであり、 特に 1つの半導体基板に複数の M O Sゲ一 ト付きサイリス夕を形 成するようにした集積回路装置に関する。
    [0003] 背景技術 '
    [0004] 従来の、 複数の M 0 S型サイ リスタを半導体基板に形成し た半導体回路装置は、 例えば第 1 5図に示すように構成され ているもので、 ボロン （ B ) を 1 0、1 4 Z cm 3 程度含有させた P型のシリ コ ン基板 51を備える。 このシリ コ ン基板 51の表 ¾ には、 通常の熱酸化工程によって酸化シリ コン層を被覆した 後、 この酸化シリ コ ン層にマスクを'用いたフォ 卜エツチング プロセスによって開口を形成し、 この開口を介し シリ コン 基板 5 1内にポロンを導入する。 その後酸化シリ コン層を除去 してから、 N— のェピタキシャル成長層 52を堆積する。 この ェピタキシャル成長工程において、 前記基板 51内に導入れた ポロンが拡散され、 P + 埋込層 53が形成される。 ェピタキシ ャル成長層 52には、 その表面側に P + 埋込層 53に連続した P 型不純物領域 54が形成され、 N— ェピタキシャル成長層 52は 連続した P + 埋込層 53および P型不純物層 54によって 2つの 領域 521 および 522 に分割されている。
    [0005] P型不純物層 54の表面部には、.高濃度の P + 不純物領域 55 が形成され、 この P + 領域 5 5を挟んでその両側に N + 領域 56 および 57が形成されているもので、 この連続した N + 、 P + 、 N + の各不純物領域 56、 55、 57に電気的に導通された状態で ァノー ド Aを形成する。
    [0006] 埋込層 53および不純物層 54によって分離されて N— ェピタ キシャル層 52には、 それぞれ力ソ一 ド領域 59および 60が形成 される。 この力ソー ド領域 59および 60は、 それぞれ P型不純 物領域 6 1、 62、 さらに高濃度の P + 不純物領域 63、 64によつ て構成された力ソー ド C 1 および C 2 が形成される。
    [0007] N ェピタキシャル層 52、 P型不純物領域 54、 および N + 不純物領域 56および 57のそれぞれによつて構成される P N接 合部は、 N— ェピタキシャル層 52の表面に露出されており、 この P N接合部には、 それぞれゲー ト絶縁膜を介して多結晶 シ リ コ ン 67および 68によってゲー ト G 1 および G 2 が形成さ れている。
    [0008] すなわち、 ァノー ド領域の N + 不純物領域 56および 57は、 それぞれ P型不純物領域 54および N— ェピタキシャル層 52を 介して、 カソー ド領域の N + 不順物領域 61および 62に連続さ れるようになり、 ラテラル方向に並ぶ P N P N接合が構成さ れ、 I G B Tを構成するようになる。
    [0009] この様に構成される集積回路装置において、 ゲー ト G 1 に 十分な電圧を印加してォンの状態と し、 他方のゲ一 ト G 2 を 力ソー ド C 2 と同電位にしてオフ状態とすると、 ドレイ ン側 となる力ソー ド C 1 から注入される電子が、 N ェピタキシ ャル領域 52 1 から、 隣の N— ェピタキシャル領域 522 に到達 する現象が発生する。 この場合、 オフ している側の N— ェピ タキシャル領域 522 は高電位となっているため、 電子はこの 領域 522 に流入する。
    [0010] この発明はこの様な点に鑑みなされたもので、 半導体基板 の同一表面付近に、 特に複数の M O S型サイ リスタが形成さ れたような場合、 この各サイ リス夕素子相互に、 互いに影響 されるようなことがなく、 独立的に制御されるよう にした半 導体集積回路装置を提供することを目的とする。 、
    [0011] 発明の開示
    [0012] この発明に係る集積回路装置は、 第 1の導電型の半導体基 板上に、 第 2の導電型の半導体層を重ねて形成し、 この半導 体層に、 その表面から前記半導体基板に至るように貫通する 第 1の導電型による 1対の第 1 の不純物領域を形成し、 前記 半導体層を 1対の第 1の不純物領域に挟まれた島領域、 およ び前記 1対の第 1の不純物領域それぞれの外側に. ~位置する第 1および第 2の素子領域に分割する。 そして、 この第 1およ び第 2の素子領域にはそれぞれ高濃度の第 1の導電型の第 2 の不純物領域によるカソー ド領域を形成'すると共に、 前記第 1 の不純物領域それぞれには、 この両領域で電気的に接繞さ れるようにしてそれぞれ第 1の導電型および第 2の導電型の 高濃度の不純物領域を含むァノ一ド領域を形成し、 このァソ 一 ド領域と前記力ソー ド領域それぞれとの間に P N P N接合 を形成させ、 前記半導体層の表面に露出する P N接合部に絶 縁層を介してゲー ト電極が形成されるようにしている。
    [0013] この様に構成される集積回路装置にあっては、 ァノ一 ド領 域を挟んで設定される力ソ一 ド領域それぞれとの間の、 一方 のゲー ト電極に電圧が印加されてォン状態に制御され、 他方 がオフ状態とされたとすると、 オンされた側のカソー ド領域 の方向にェレク ト口ンが流れ、 ホールがァノ一 ド領域に流れ る。 しかし、 この様に流れるようになる電流は、 前記 1対の 第 1の不純物領域の間に設定される島領域に トラ ップされ、 したがってオフ状態の領域に電流が流れることがなく 、 ァノ 一 ド領域を挟んで設定される力ソ— ド領域の相互干渉が確実 に防止されて、 誤動作の発生を抑制することができ、 最大電 流を大幅に向上させることができるようになる効果も発揮さ れる。
    [0014] 図面の簡単な説明
    [0015] 第 1図乃至第 1 3図はこの発明の一実施例に係る半導体に よる集積回路装置を、 その製造工程にしたがって説明する図、 第 1 4図 A乃至第 1 4図 Cはこの発明の他の実施例をその製 造工程にしたがって説明する図、 第 1 5図は従来の集積回路 装置の例を示す断面構成図である。
    [0016] 発明を実施するための最良の形態
    [0017] この発明の実施例をその製造工程にしたがって説明する。 この実施例に示す集積回路装置は、 Nチャ ンネル型の M O S サイ リス夕によって構成されるもので、 まず第 1図で示すよ うにボロ ン （ B ) を約 1 0 1 4 Z cm 3 含んだ P型のシリ コン半 導体基板 11を用意し、 この半導体基板 11を水蒸気雰囲気内で 1 0 0 0。Cに維持する。 そして、 この半導体基板 11の表面に 厚さが 1 mの二酸化シリ コン層 12を形成する。 この二酸化 シリ コ ン層 12には、 通常のフ ォ 卜エッチングプロセスによつ て、 第 1および第 2の開口 131 および 132 を形成する。
    [0018] この様に開口 131 および 132 の形成された二酸化シリ コン 層 12上には、 ケミ カルべ一パデポジショ ン法によって、 ポロ ンを ドープした C V D酸化シリ コン層 14を形成するもので、 この酸化シリ コン層 14が形成された後 1 1 0 0 Όに 1時間維 持して、 このシ リ コ ン層 14に含有されているポロンを； 開口 131 および 132 をそれぞれ介して、 Ρ型シリ コ ン半導体基板 11内に導入して、 埋込領域の基 151 、 152 を形成する。
    [0019] 次に、 この半導体基板 11に形成された酸化シリ コン層 12お よび 14を H F溶液によって剥離し、 その後ェピタキシャル法 により シリ コ ン半導体基板 11上に、 厚さ 5 // mで ン （ P ) を 1 0 1 5ノ cm 3 含む N ェピタキシャル成長層 16による半 体層を成長させる （第 2図参照） 。 このェピタキシャル成長 工程において、 ボロンの埋込領域の基 151 および 152 は、 ェ ピタキシャル成長層 16の内部に拡散して、 第 1および第 2の P + 埋込領域 171 および 172 が形成される。
    [0020] この様に基板 11上に形成されたェピタキシャル成長層 は、 1 0 0 0 °Cに維持した水蒸気雰囲気にさらし、 このェピタキ シャル成長層 16の表面に、 厚さ 1 mの二酸化シ リ コン層を 形成する。 この二酸化シリ コ ン層上には、 P + 埋込領域 171 および 172 の存在する領域に対応する部分に開口を形成した マスクを設定し、 フ ォ トエッチングプロセスによって、 第 3 図で示すように第 1および第 2の酸化シリ コン層 U 1 および 182 を形成する。 この様に酸化シリ コン層 181 および 182 が 形成されたならば、 第 4図で示すように N— ェピタキシャル 成長層 16の表面に、 1 0 0 0 °Cに維持した ドライ酸化を行つ て、 厚さ 1 0 0 ◦人程度のゲー ト酸化膜 19を形成する。
    [0021] 次に酸化シリ コン層 181 および 182 、 さらにゲ一ト酸化膜 19上に、 厚さ 5 0 ◦ 0 Aの多結晶シリ コン層を減圧 C V D法 によつて形成する。 この多結晶シリ コ ン層は、 等方性または 異方性ェツチングを利用するフォ トエッチングプロセスによ つてパターニングし、 第 5図で示すように、 酸化シリ コン層 181 および 182 それぞれの位置に対応してゲー ト酸化膜 19上 に跨がるようにして、 第 1および第 2のゲ一 ト電極 201 およ び 202 を形成する。
    [0022] この様にゲー ト電極が形成された後不純物領域の形成工程 に移行するもので、 第 6図に示すようにフォ ト レジス トパタ —ン 21を被覆した後、 これをマスクとして P + 埋込領域 171 および 172 にそれぞれ対応する部分、 さらに酸化シリ コ ン層 181 および 182 のそれぞれ外側に対応する部分に、 P型不純 物であるボロンを、 イオン注入法によって、 N— ェピ夕キシ ャル成長層 16内に導入する。 その後 1 2 0 0 °Cで 1時間加熱 して導入された不純物を拡散し、 第 7図で示すように P + 不 純物領域 171 および 172 にそれぞれ連続する P型不純物領域 221 および 222 を形成する。 この不純物領域 221 および 222 は P + 埋込領域 171 および 172 と共に、 1対の第 1の不純物 領域を構成するようになる。 また酸化シリ コン層 181 および 182 のそれぞれ外側の位置に、 それぞれ力ソー ド領域とする P型の第 2の不純物領域 231 および 232 が形成される。 この工程によって、 P + 不純物領域 171 、 172 それぞれと P型不純物領域 221 および 222 それぞれとによって構成され た P型の 1対の第 1の不純物領域は、 P型のシリ コン半導体 基板 11と電気的に接続され、 N— ェピタキシャル成長層 16を 3つの領域に分割するようになる。 すなわち、 N— ェピタキ シャル成長層 16は、 P型不純物領域 231 および 232 がそれぞ れ存在する第 1および第 2の素子領域 161 および 162 、 さ ら に P型不純物領域 221 および 223 で挟まれた島領域 163 に分 割される。
    [0023] 次に第 8図で示すように、 ゲー ト酸化膜 19上の、 P型不 物領域 221 および 222 それぞれの島領域 163 と反対側 一部、 および N— の島領域 163 に対応する部分を開口したレジス 卜 パターン 24で覆い、 このレジス トパターン 24に形成された開 口から露出した部分のゲー ト酸化膜 19を、 フッ化アンモニゥ ム溶液によって除去し、 さ らにこのレジス トパターン 24をマ スクと して、 その開口部から N型不純物である砒素 （As ) をイオン注入法によって導入する。 その後 1 0 0 0ての酸素 雰囲気中で 1 ◦分間の熱処理を行って導入された砒素を拡散 し、 第 9図で示すように、 表面濃度が 1 021/cni3 程度の高 濃度の N + 不純物領域 251 および 252 、 さらに 253 を形成し、 レジス トパターン 24を除去する。
    [0024] 続いて第 1 0図で示すように P型不純物領域の N + 不純物 領域 251 〜253 を除く部分、 および酸化シリ コ ン層 181 およ び 182 の外側に位置する P型不純物領域 231 および 232 の中 央部分にそれぞれ開口を形成したレジス トパターン 28を形成 し、 このレジス トパターン 26の開口からボロンを導入する。 その後、 第 1 1図で示すように導入されたボロンを拡散し、 P型不純物領域 221 および 222 内で、 N + 不純物領域 251 〜 258 それぞれによって挟まれた位置に、 それぞれ表面濃度が 約 1 0 2。Z cm 3 の高濃度の P + 不純物領域 271 、 および 272 が形成されるようにする。 また、 P型不純物領域 231 および 232 の内部には、 同じく P + 不純物領域 281 および 282 がそ れぞれ形成される。 その後二酸化シリ コ ン層 29を厚さ 1 m で形成する もので、 この二酸化シリ コン層 29に対して、 連続 して形成された N + 不純物領域 251 〜253 、 P + 不純物領域 271 、 272 の表面部、 および P + 不純物領域 281 、 282 にそ れぞれ対応する部分にコンタク トホールを開口する。
    [0025] この様にコンタク トホールの形成された二酸化シリ コン層 29の上には、 第 1 2図で示すようにアルミニウムあるいはァ ルミニゥム合金 （A J — S i 、 A J — S i - C u ) による配 線層を、 真空蒸着若しく はスパッタリ ングによって形成する この配線層は、 フォ トエッチングプロセスによってパター二 ング処理し、 N + 不純物領域 251 〜253 、 さらに P + 不純物 領域 271 および 272 に共通に接続されるァノー ド電極 30、 お よび P + 不純物領域 281 および 282 にそれぞれ接続される力 ソ一 ド電極 31 1 および 312 を形成する。
    [0026] 第 1 3図は完成された集積回路装置の断面構造を示すもの で、 電極 30、 311 、 812 が形成された後、 全体を P S G層 32 で被覆しているもので、 ァノ一 ド電極 30からァノー ド端子 A が導出され、 さらにカソ一 ド電極 311 および 312 からそれぞ れカソ一 ド端子 C 1 および C 2 が導出される。 そして、 さら にゲー 卜電極 201 および 202 からそれぞれゲ一 ト端子 G 1 お よび G 2 が導出されるようにする。
    [0027] この様に構成される集積回路装置にあつては、 ァノー ド電 極 30に接続される N + 不純物領域 253 は N— の島領域 3 に 電気的に接続され、 またァノー ド電極 30に琮続される P + 埋 込領域 251 および 252 は、 それぞれ P型不純物領域 221 およ び 222 、 さ らに P + 埋込領域 171 および 1 72 を介して、 N— ェピタキシャル成長層によつて形成され,た島領域 163 の両側 で、 P - シ リ コ ン半導体基板 1 1に電気的に接続されるように なっている。
    [0028] すなわち、 ァノ一 ド領域に接続されるようになる N— ェピ タキシャル成長層による島領域 163 を中心 こして、 その両側 にそれぞれ M 0 Sサイ リスタが形成されるもので、 例えばゲ ー ト G 1 に電圧を印加することによって、 第 1. 3図に矢印で 示すように力ソー ド C 1 の P型不純物領域、 N ェピタキシ ャル成長層 1 61 、 P型不純物領域 221 、 アノー ド領域の N + 不純物領域 251 の回路に電流が流れる。 この場合、 他方の M 0 Sサイ リス夕がオフの状態、 すなわちゲー ト G 2 とカソ一 ド C 2 とが同電位の場合であっても、 図に破線矢印で示すよ うに中央の N— の島領域 163 に トラ ップされる。 したがって、 オフの状態に設定された側の M 0 Sサイ リス夕に対して影響 が与えられることがなく、 この M O Sサイ リス夕の誤動作の 発生が確実に防止されるようになる。
    [0029] これまで説明した実施例では、 中央の島領域 163 を形成す るために、 P + 埋込領域 171 および 172 と、 P型不純物領域 221 および 222 とをそれぞれ連続して形成した。 しかし、 こ の部分はディ ープ層によつて島領域 163 を形成するようにし てもよい。
    [0030] 第 1 4図 A乃至第 1 4図 Cはディ ープ層を用いた構造の実 施例を説明するもので、 まず第 1 4図 Aで示すように前実施 例と同様にして P— シリ コ ン半導体基板 11の表面上に N— ェ ピタキシャル成長層 16を形成する。 そして、 この N ェピ夕 キシャル成長層 16の上に、 酸化シリ コン層 181 、 182 、 さら にゲー ト酸化膜 19を形成し、 多結晶シリ コンによるゲー ト電 極 201 および 202 を形成する。 次いで第 1 4図 Bで示すよう に、 ゲー ト電極 201 および 202 にそれぞれ近接して開口を形 成したレジス トパターン 40によるマスクを用いて、 N— ェピ タキシャル成長層 16内にポロンをィォン注入法によつて導入 し、 この導入されたポロンを拡散して、 表面濃度が 1 0 1 7 / cm 3 の P型不純物領域 411 および 412 を形成する。 この P型 不純物領域 411 および 412 がそれぞれチャ ンネル層として機 能するようになり、 N— の島領域 163 が形成されるようにな る。 そして、 第 1 4図 Cで示すようにレジス トパターン 42を あらためて形成し、 これをマスクとしてボロンを導入し、 拡 散することによって、 表面濃度が 1 0 1 7 0111 3 のカソ一 ド領 域として機能する P型不純物領域 231 および 232 を形成する もので、 この工程によって第 7図で示したと同様の構造がで きあがる。 以降は第 8図乃至第 1 3図で示した工程と同様の 工程で、 半導体集積回路装置が構成されるようになる。 実施例の説明では、 P 型のシリ コン半導体基板 11上に、 N— ェピタキシャル成長層 16を形成し、 このェピタキシャル' 成長層 16を貫通するようにして P型の第 1の不純物層を形成 して、 前記 N— ェビタキシャル成長層 16を素子領域 1: 61 およ び 162 、 さらに島領域 163 に区画するよう 'にした。 しかし、 この集積回路装置は N型の半導体基板上に P型の半導体層を 形成し、 第 1の不純物層を P型に構成するようにしてもよい ( この場合、 ァノ一 ド領域の高濃度の不純物領域の導電型は、 それぞれ逆になる。 この場合、 力ソー ド領域の.導電型も実施 例とは逆の N型で構成されるようになる。
    权利要求:
    Claims請 求 の 範 囲
    (1) 第 1 の導電型の半導体基板と、
    この第 1 の半導体基板上に積層形成された第 2の導電型 の半導体層と、
    この第 2の半導体層の表面から前記半導体基板に至るよ うに、 前記半導体層を貫通して形成され、 前記半導体層を両 側の第 1および第 2の素子領域および中央の島領域に区画設 定する 1対で構成される第 1の不純物領域と、
    前記半導体層の島領域の表面に形成された第 2の導電型 の高濃度領域、 この第 2の導電型の高濃度領域の両側に接し て前記第 1の不純物領域の表面に形成された、 それぞれ第 1 の導電型の高濃度領域、 さらにこの第 1の導電型の高濃度領 域の両側にそれぞれ接して前記第 1の不純物領域の表面に形 成された第 1の導電型の高濃度領域によつて構成されたァノ ー ド層と、
    このァノ一 ド層の表面に形成されたァノー ド電極と、 前記第 2の導電型の半導体層の前記第 1および第 2の素 子領域それぞれの表面に形成されたそれぞれ第 1の導電型の 第 2の不純物領域と、
    前記第 1および第 2の素子領域にそれぞれ形成された前 記第 2の不純物領域それぞれに、 電気的に接続するように形 成されたカソー ド電極と、
    前記第 1の導電型の第 1の不純物領域の外緣部、 前記第 2の導電型の半導体層による第 1および第 2の素子領域、 お よび第 1の第 1導電型の第 2の不純物領域それぞれの表面に 露出する P N接合部に、 ゲー ト絶縁膜を介して対設したゲー ト電極と、
    を具備したことを特徵とする集積回路装置。
    (2) 前記第 1 の導電型は P型の不純物を含み構成され、 第 2の導電型は N型の不純物を含み構成されるようにした請^ 求項 1 に記載の集積回路装置。
    (3) 前記半導体基板は P型不純物を含んだシリ コン半導 体基板により構成され、 前記半導体層はこのシリ コ ン半導体 基板の表面に形成された N ェピタキシャル成長層によって 構成されるようにした請求項 1 に記載の集積回路装置。
    (4) 前記第 1の不純物領域は、 それぞれ第 1め導電型の 前記半導体基板に接して第 2の導電型の前記半導体層に形成 された埋込領域と、 前記半導体基板の表面から前記埋込領域 に至るように形成した第 2の導電型の不純物領域とによつて 構成された請求項 1 に記載の集積回路装置。
    (5) 前記第 1 の導電型の半導体基板は P型シ リ コン基板 によって構成され、 前記第 2の導電型の半導体層は N _ ェピ タキシャル成長層によって構成し、 この N ェビタキシャル 成長層を形成する際に、 P + 型の前言 埋込領域が形成される ように した請求項 4に記載の集積回路装置。
    (6) 前記第 1導電型の 1対の第 1の不純物領域は、 それ ぞれ第 1 の導電型の不純物を、 前記半導体層の表面から前記 半導体基板に至るまで深く拡散して形成されるようにした請 求項 1 に記載の集積回路装置。
    (7) 前記半導体基板は P型の導電型に構成し、 前記半導 体層は N型の導電型で構成すると共に、 前記第 1の不純物領 域は P型の導電型で構成されるようにした請求項 6に記載の 集積回路装置。
    (8) 前記ァノ一ド領域とその両側の力ソー ド領域それぞ れとの間には、 前記半導体層の表面に沿って P N P N接合が 形成されるようにした請求項 1に記載の集積回路装置。
    (9) P型不純物を含むシリ コン半導体基板と、
    このシリ コン半導体基板の表面にェピタキシャル成長層 によつて形成された半導体層と、
    この半導体層を両側のカソー ド領域に対応する第 1およ び第 2の素子領域、 および中央部の島領域に区画し、 前記半 導体層の表面から前記半導体基板に至るように貫通して形成 された P型の第 1の不純物領域と、
    前記半導体層の島領域の表面に露出して形成された N型 の高濃度不純物領域、 この不純物領域の両側にそれぞれ接し て前記第 1の不純物領域の表面に露出して形成された P型の 高濃度不純物領域、 およびこの P型の不純物領域のそれぞれ 外側に接し、 前記第 1の不純物領域でその表面に露出して形 成された N型の高濃度不純物領域によつて構成されたァノ一 ド領域と、
    このァノー ド領域を構成する各導電型の高濃度不純物領 域に共通に接続されるようにしたァノ一 ド電極と、
    前記 1対の第 1の不純物領域の外側に設定された、 前記 N型半導体層による第 1および第 2の素子領域の表面部にそ れぞれ形成された、 1対の P型の第 2の不純物領域と、 この 1対の第 2の不純物領域それぞれに接続して形成さ れた 1対のカソー ド電極と、
    前記ァノー ド領域を構成する最も外側の N型の高濃度不 純物領域、 P型の第 1の不純物領域、 および N型の半導体層 によつて構成された前記第 1および第 2の素子領域のそれぞ れ表面に露出する P N接合部に、 それぞれゲー ト絶縁腠を介 して対設設定されたゲー ト電極とを具備し、 " 前記ァノ一ド領域が 1対の第 1の不純物領域をそれぞれ 介して、 前記半導体基板に電気的に接続されるようにしたこ Λ とを特徴とする集積回路装置。
    类似技术:
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    同族专利:
    公开号 | 公开日
    EP0451286B1|1996-12-18|
    KR940008260B1|1994-09-09|
    EP0451286A1|1991-10-16|
    DE69029468T2|1997-05-15|
    JPH03124065A|1991-05-27|
    DE69029468D1|1997-01-30|
    US5202573A|1993-04-13|
    KR910008861A|1991-05-31|
    JPH06103745B2|1994-12-14|
    EP0451286A4|1991-11-27|
    引用文献:
    公开号 | 申请日 | 公开日 | 申请人 | 专利标题
    法律状态:
    1991-04-18| AK| Designated states|Kind code of ref document: A1 Designated state(s): US |
    1991-04-18| AL| Designated countries for regional patents|Kind code of ref document: A1 Designated state(s): DE FR GB |
    1991-05-28| WWE| Wipo information: entry into national phase|Ref document number: 1990914772 Country of ref document: EP |
    1991-10-16| WWP| Wipo information: published in national office|Ref document number: 1990914772 Country of ref document: EP |
    1996-12-18| WWG| Wipo information: grant in national office|Ref document number: 1990914772 Country of ref document: EP |
    优先权:
    申请号 | 申请日 | 专利标题
    JP1/261347||1989-10-06||
    JP1261347A|JPH06103745B2|1989-10-06|1989-10-06|集積回路素子|EP90914772A| EP0451286B1|1989-10-06|1990-10-05|Integrated circuit device|
    DE69029468T| DE69029468T2|1989-10-06|1990-10-05|Integrierte Schaltungsanordnung|
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